「AD9851統一回路」タグアーカイブ

AD9851統一回路の製作 9

製作8で行ったスターグランド配線は複数箇所でGND層と接続してしまうので、これを改善して1箇所でAGND、DGND、GND層を接続できるように変更する。

まず、top層とbottom層のベタグランドはDGNDとAGNDで分けて行った。

以下に実際に行ったベタグランドを示す。画像はDGNDとAGNDの境界付近である。

top層のベタグランド
bottom層のベタグランド

このようにtop層とbottom層でまったく同じようにベタグランドを行った。

次にGND層とAGND、DGNDを接続するためにGND層のベタグランドは少し変更した。

以下にGND層を示す。

GND層のベタグランド

画像のスケールは変わっているが向きは変更していないので、ほかのベタグランドとは凹凸が逆になっていることが分かる。

そしてすべてのGNDを繋げるために重なっているところに大きめのビアをいくつかつけた。

以下にビア周辺を拡大したものを示す。

ビア周辺

ビアを取り付けるまではAGNDとDGNDが接続されていないと表示されていたが、この操作で接続している状態になったため、このビアでのみAGNDとDGNDが接続していると考えられる。

AD9851統一回路の製作 8

製作7で設計した回路は共同研究者に引き継ぎ、製作6までで行っていたFPGA接続後の回路を改良し、4層基板として新たに製作を行う。

製作6までの回路は片面実装の2層基板だったので、この時のジャンパ線をボトム層で配線を行い、2層3層をそれぞれGND、VCCとして配線を行った。

完成したものを以下に示す。

DDS統一回路4層基板_1

設計完了後、基板の見直しを行い、問題点がいくつか見つかった。

  • デジタル信号線により回路のアナログ部が囲われている。
  • 基板内でアナログ部、デジタル部が混在している。

これらの問題は出力にノイズが乗る原因となりうるため、改善が必要となる。また、2つ目の問題を解決するに点対称な配置をやめる必要があるため、最初から設計しなおすことにした。

設計しなおしたものを以下に示す。

DDS統一回路4層基板_2

設計しなおしの際に固定用のビス穴の位置、スターグランドの方法も変更した。

ビス穴は基板を切り出す際に端にあると穴をつぶしてしまう可能性があったため、内側にずらした。

スターグランドはグランド層に各々接続すればよいと考えていたたが、点で接続した方が効果があるようだ。

このパターン図で再び共同研究者と問題点を探してみたいと思う。

AD9851統一回路の製作 7

製作6までで、一体化した回路を製作するにあたってFPGA接続後の製作がひと段落ついたので、接続前の製作を行う。

製作は以下の点を踏まえて行う。

  • 電源はDCジャックを用いて5Vを供給する。
  • FPGAとDDSの接続にはピンヘッダ、DDSCの出力にはSMAコネクタとピンヘッダの両方を使用。
  • DDSは表面実装で取り付ける。
  • LPFは遮断周波数を35MHzとする。また、このLPFは共同研究者によってすでに設計されたものを使用。LPFについて
  • 設計にはKiCADを用いて行う。
  • 配線幅は最小で0.4㎜。
  • OSCは秋月電子にて販売されている12.8MHzクリスタル、COMPはTL714をしよう。COMPの周辺
  • ベタグランド、スターグランド、ティアドロップ配線に心がける。
  • AGNDとDGNDの間はなるべく離す。
  • 基板の四隅に角化から縦横2.5㎜ずつ離して直径3㎜のケースを固定するための穴をあける。

 

製作した回路図
製作したパターン図

今後、これを基板加工機でテスト製作を行う。

 

AD9851統一回路の製作 6

前回、修正した基板の動作確認を行う。

操作確認は製作3で行った方法と同じである。

BPF周辺を修正した基板そのままでは動作することはなかったが、テスタで確認したところIoutB-GND,REF_CLOCK-GNDでショートしており、それを修正することで動作することを確認できた。

動作時のDDSCの周波数は12.8MHz、DDS1の周波数は6MHzとした。

動作確認時の周辺
Ioutからの出力波形
SMAコネクタからの出力波形

動作確認はできたが、SMA出力からの波形を見るとわかるようにノイズが乗っているため、回路の改良を行いノイズ軽減を目指す。

 

AD9851統一回路の製作 4

製作した回路が動作しなかったため、AD9851周辺から接続を確認したところIoutとGNDが短絡していることが分かった。

テスタで計測したところ抵抗値は4.0Ω程度になっていた。

しかし、AD9851周辺では短絡しているところは確認できなかった。

回路図を確認するとIoutはBPFにつながっているのでその周辺の接続を確認したが短絡しているところはなかった。

また、AD9851を接続していない側のBPFでもIoutとGNDが短絡しており、抵抗値も等しいので、BPFに問題があると考えられる。

AD9851のデータシートにはIoutからLPFの両単に200Ωを入れることになっている。これより、出力部の抵抗分が100Ωになっていることわかる。

共同研究者が設計したAD9851の回路ではBPF部分がLPFであり、抵抗と並列にインダクタが入っていなかった。

しかし、私が設計した回路では並列にインダクタが入っているため抵抗値が低くなってしまい出力がうまく出ないと考えられる。

今後、これを解決するために出力をそのままアンプに入れ、アンプからの出力をBPFに入れて出力を確認する。

 

AD9851統一回路の製作 3

AD9851統一回路の製作2の状態からジャンパ線、ピンソケット、SMAコネクタの取り付けを行った。

これで必要なパーツの取り付けは終了した。

製作した基板のオモテ面

製作した基板のウラ面

 

 

以降、製作した基板の以下のように結線し動作確認を行う。

 

製作直後、動作確認を行った。

正常に動作すれば正弦波を得られるはずだが、得られなかった。

次回からは、AD9851周辺の接続から確認していく。

AD9851統一回路の製作

DDS制御ユニットを一体化した回路を製作する。

製作は以下の点を踏まえて行う。

  • 設計はFPGA接続前後で分け分担して行う。自分の担当は接続後の部分。
  • FPGAからDDSへの入力の際のコネクタは13pinのピンヘッダ、DDS1,2からBPF,AMPを経由した出力はSMAコネクタを使用。
  • DDSは表面実装で取り付ける。
  • BPFの帯域幅は100~120MHzとする。また,このBPFは共同研究者によって以前設計されているものを使用。BPFの製作
  • AMPにはSMA3103を使用。SMA3103について
  • 電源はFPGAから5Vを供給。
  • 設計にはKiCADを用いて行い、将来的に基板を外注するので両面基盤として設計。
  • 配線幅は最小で0.4mm。
  • ベタグランド、スターグランド、ティアドロップ配線を行った。
  • DDS1,2に接続するREFCLOCKは等長配線を行う。詳細は他の記事に示す。  等長配線
  • 基板の四隅に角から縦横2.5mmずつ離して直径3mmのケース固定するための穴をあける。

製作した回路図

製作したパターン図

今後、これを基板加工機でテスト製作を行う。

 

 

等長配線

現在設計中の回路において等長配線が必要な箇所があるため、調べてまとめる。

ネット上で等長配線について調べてみると、ミアンダ配線を行うとよく見かけた。

しかし、ミアンダ配線は広いスペースが必要になることと、配線長が長くなり信号品質を低下させるということが分かった。また、まったく同じ距離での配線はほぼ不可能であることも設計していく中で分かった。信号配線の等長配線

同じ距離での配線が不可能なのでどれだけの誤差が許されるかも調べる必要が出てきた。

Kicad上ではミアンダ配線による配線長の調整はできるが、それ以外の方法は見つからなかったので、何度も引き直しできるだけ差が少なくなるようにするしかなかった。自分が行った手段を示しておく

  1. 等長配線したいものを近くに配置する。
  2. できるだけ直線でそれらを結ぶ。
  3. Kicadの調整したい配線上で右クリックを行い、[ドラッグ(自由角度)]でさらに直線に近くする。
  4. 調整した配線の中央に元線をつなぎ距離を測る。
  5. これを何度か繰り返すことで誤差を小さくする。

以上の方法で誤差を0.065㎜にすることができた。(画像のREFCLOCK部分)

次にこの配線の誤差がどれだけ信号に影響が出るか調べ、伝搬遅延時間を求める近似式を見つけた。基板設計時に役に立つ近似式

その近似式を用いて現在作成中の回路での遅延時間を調べたところ、紙フェノール(比誘電率4.64)を用いた場合0.367[ps]、ガラス-エポキシ(比誘電率4.73)を用いると0.370[ps]となった。この遅延時間は信号が30MHzの場合、周期に対する誤差率がそれぞれ1.10E-5[%]、1.11E-5[%]となり、動作に影響が出るほどの遅延ではないと考えられる。

現在作成している回路はこの誤差0.065㎜の配線で続ける。