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AD9851統一回路の製作

DDS制御ユニットを一体化した回路を製作する。

製作は以下の点を踏まえて行う。

  • 設計はFPGA接続前後で分け分担して行う。自分の担当は接続後の部分。
  • FPGAからDDSへの入力の際のコネクタは13pinのピンヘッダ、DDS1,2からBPF,AMPを経由した出力はSMAコネクタを使用。
  • DDSは表面実装で取り付ける。
  • BPFの帯域幅は100~120MHzとする。また,このBPFは共同研究者によって以前設計されているものを使用。BPFの製作
  • AMPにはSMA3103を使用。SMA3103について
  • 電源はFPGAから5Vを供給。
  • 設計にはKiCADを用いて行い、将来的に基板を外注するので両面基盤として設計。
  • 配線幅は最小で0.4mm。
  • ベタグランド、スターグランド、ティアドロップ配線を行った。
  • DDS1,2に接続するREFCLOCKは等長配線を行う。詳細は他の記事に示す。  等長配線
  • 基板の四隅に角から縦横2.5mmずつ離して直径3mmのケース固定するための穴をあける。

製作した回路図

製作したパターン図

今後、これを基板加工機でテスト製作を行う。

 

 

等長配線

現在設計中の回路において等長配線が必要な箇所があるため、調べてまとめる。

ネット上で等長配線について調べてみると、ミアンダ配線を行うとよく見かけた。

しかし、ミアンダ配線は広いスペースが必要になることと、配線長が長くなり信号品質を低下させるということが分かった。また、まったく同じ距離での配線はほぼ不可能であることも設計していく中で分かった。信号配線の等長配線

同じ距離での配線が不可能なのでどれだけの誤差が許されるかも調べる必要が出てきた。

Kicad上ではミアンダ配線による配線長の調整はできるが、それ以外の方法は見つからなかったので、何度も引き直しできるだけ差が少なくなるようにするしかなかった。自分が行った手段を示しておく

  1. 等長配線したいものを近くに配置する。
  2. できるだけ直線でそれらを結ぶ。
  3. Kicadの調整したい配線上で右クリックを行い、[ドラッグ(自由角度)]でさらに直線に近くする。
  4. 調整した配線の中央に元線をつなぎ距離を測る。
  5. これを何度か繰り返すことで誤差を小さくする。

以上の方法で誤差を0.065㎜にすることができた。(画像のREFCLOCK部分)

次にこの配線の誤差がどれだけ信号に影響が出るか調べ、伝搬遅延時間を求める近似式を見つけた。基板設計時に役に立つ近似式

その近似式を用いて現在作成中の回路での遅延時間を調べたところ、紙フェノール(比誘電率4.64)を用いた場合0.367[ps]、ガラス-エポキシ(比誘電率4.73)を用いると0.370[ps]となった。この遅延時間は信号が30MHzの場合、周期に対する誤差率がそれぞれ1.10E-5[%]、1.11E-5[%]となり、動作に影響が出るほどの遅延ではないと考えられる。

現在作成している回路はこの誤差0.065㎜の配線で続ける。

AD9851動作確認

目的
これから実験で使用する回路の作成とその回路の動作確認を行う。

実験方法

  1. 以前作成されたプリント基板に素子を実装する。
  2. クリスタル、コンパレータ、AD9851試験基板、オシロスコープ、電源、papilioを接続する。
  3. PCで「AD9851制御システム」にある「read me」を参考にして、PC側の準備をする。※AD9851制御システムは以前作成されたものである。
  4. 周波数を制御し、オシロスコープで観測。

実験結果
実験結果を以下の写真に示す。


作成した回路

必要なものを接続した様子

動作時のオシロスコープの様子

考察
動作時にノイズが多いと感じたので、回路の改良を行いノイズ軽減を目指す。